Perancangan Dan Realisasi Fir Filter Untuk Inter Satellite Links (Isl) Pada Frekuensi 50-90 Mhz Dengan Menggunakan FPGA

Abstract

th sebesar 40 Mhz pada frekuensi 50-90 Mhz dan direalisasikan pada FPGA. Filter FIR ini diimplemantisikan untuk digunakan pada ISL (Inter Satellite Links) . Metode filter FIR dipilih dengan alasan komunikasi yang dilakukan pada ISL adalah komunikasi data. Pada komunikasi data yang dibutuhkan adalah respon fasa yang linear, sedangkan filter yang bisa menjamin respon fasanya linear adalah filter FIR. Metode equiripple dipilih karena metode ini adalah metode yang paling handal atau paling optimal karena melakukan pendekatan terhadap besarnya error antara respon frekuensi yang diinginkan dengan respon frekuensi sesungguhnya yang menyebar merata pada passband dan stopband sehingga dapat meminimalkan besarnya error. Perancangan filter FIR ini dilakukan dengan menggunakan program simulasi matlab R2012b. Perealisasian menggunakan FPGA dengan VHDL sebagai bahasa pemrogramanya dengan bantuan Xilinx ISE Design Suite 14.5. Pada perancancangan filter FIR dibutuhkan orde sebesar 272. Dalam pengimplementasian filter FIR digital dalam FPGA GENESYS Xilinx Virtex-5 XC5VLX50T dibutuhkan resource FPGA yaitu : jumlah slice register 13 %, jumlah slice LUT 39 %, jumlah bonded IOB 3%, jumlah BUFG/BUFGCTRLs 9%, jumlah PLL_ADV 16 %, dan Jumlah DSP48 93%.

Kata Kunci : Filter FIR, equiripple, FPGA, VHDL