Algoritma Multiplikasi Kecepatan Tinggi Dengan Matematika Vedic

Putri Ghina Khusnul Fuadah, Iswahyudi Hidayat, Estananto Estananto

Abstract

Abstrak Prosesor berkecepatan tinggi pada sistem komputasi sangat bergantung pada proses operasi matematika, karena operasi matematika merupakan salah satu blok perangkat keras utama dari sebagian besar sistem DSP (Digital Signal Processing). Multiplikasi merupakan operasi dasar matematika yang paling mendominasi waktu eksekusi pada prosesor jika dibandingkan operasi lainnya. Makalah ini menyajikan teknik multiplikasi berkecepatan tinggi 8x8 bit yang sangat berbeda dengan sistem multiplikasi konvensional, karena metode yang diusulkan berlandasan pada struktur Vertical dan Crosswise dari matematika Vedic. Matematika Vedic memfasilitasi beberapa solusi sampai batas tertentu. Sistem multiplikasi dirancang menggunakan matematika Vedic, dikodekan dalam bahasa VHDL (Very High Speed Integrated Circuit Hardware Description Language) serta diimlementasikan menggunakan board FPGA Altera DE-1. Hasil analisa dan implementasi dibandingkan dengan metode multiplikasi konvensional dan metode Booth radix-4 untuk menunjukan peningkatan efisiensi yang signifikan dalam waktu delay. Waktu delay berkurang sebesar 1,231 clock untuk slow model dan 0,413 clock untuk fast model dibandingkan dengan waktu delay menggunakan metode konvensional. Kata kunci: Matematika Vedic, VHDL, Multiplikasi, FPGA, delay, Ripple Carry Adder, Arsitektur. Abstract In computing systems, high-speed processors rely on mathematical operations. Mathematical operations are part of the main hardware block of most digital signal processing systems. Multiplication is basic mathematical operation that dominates the processor execution time when compared to other operations. This paper presents high-speed 8x8 bit multiplication technique that is very different from conventional multiplication systems, since the proposed method is based on Vertical and Crosswise structures of Vedic mathematics. Vedic Mathematics facilitates some solutions to some extent. The proposed multiplication system using Vedic math is encoded in VHDL (Very High Speed Integrated Circuit Hardware Description Language) and implemented using the Altera DE-1 FPGA board. The results of the analysis and implementation are compared with conventional multiplication method and Booth radix-4 method to show significant efficiency improvement in time delay. The delay time is reduced by 1,231 clock for slow model and 0,413 clock for fast model compared to the delay time if using conventional methods. Keywords: Vedic Mathematic, VHDL, multipliers, FPGA, delay, Ripple Carry Adder, architecture.

Full Text:

PDF

Refbacks

  • There are currently no refbacks.
max_upload :0